PCB信號完整性的步驟

portant;">　　1、設計前的準備工作

portant;">　　在設計開(kāi)始之前，必須先行思考并確定設計策略，這樣才能指導諸如元器件的選擇、工藝選擇和電路板生產(chǎn)成本控制等工作。就SI而言，要預先進(jìn)行調研以形成規劃或者設計準則，從而確保設計結果不出現明顯的SI問(wèn)題、串擾或者時(shí)序問(wèn)題。（：EDA設計智匯館）

portant;">　　2、電路板的層疊

portant;">　　某些項目組對PCB層數的確定有很大的自主權，而另外一些項目組卻沒(méi)有這種自主權，因此，了解你所處的位置很重要。

portant;">　　其它的重要問(wèn)題包括：預期的制造公差是多少？在電路板上預期的絕緣常數是多少？線(xiàn)寬和間距的允許誤差是多少？接地層和信號層的厚度和間距的允許誤差是多少？所有這些信息可以在預布線(xiàn)階段使用。

portant;">　　根據上述數據，你就可以選擇層疊了。注意，幾乎每一個(gè)插入其它電路板或者背板的PCB都有厚度要求，而且多數電路板制造商對其可制造的不同類(lèi)型的層有固定的厚度要求，這將會(huì )極大地約束終層疊的數目。你可能很想與制造商緊密合作來(lái)定義層疊的數目。應該采用阻抗控制工具為不同層生成目標阻抗范圍，務(wù)必要考慮到制造商提供的制造允許誤差和鄰近布線(xiàn)的影響。

portant;">　　在信號完整的理想情況下，所有高速節點(diǎn)應該布線(xiàn)在阻抗控制內層（例如帶狀線(xiàn)）。要使SI并保持電路板去耦，就應該盡可能將接地層/電源層成對布放。如果只能有一對接地層/電源層，你就只有將就了。如果根本就沒(méi)有電源層，根據定義你可能會(huì )遇到SI問(wèn)題。你還可能遇到這樣的情況，即在未定義信號的返回通路之前很難仿真或者仿真電路板的性能。

portant;">　　3、串擾和阻抗控制

portant;">　　來(lái)自鄰近信號線(xiàn)的耦合將導致串擾并改變信號線(xiàn)的阻抗。相鄰平行信號線(xiàn)的耦合分析可能決定信號線(xiàn)之間或者各類(lèi)信號線(xiàn)之間的“安全”或預期間距（或者平行布線(xiàn)長(cháng)度）。比如，欲將時(shí)鐘到數據信號節點(diǎn)的串擾限制在100mV以?xún)?，卻要信號走線(xiàn)保持平行，你就可以通過(guò)計算或仿真，找到在任何給定布線(xiàn)層上信號之間的小允許間距。同時(shí)，如果設計中包含阻抗重要的節點(diǎn)（或者是時(shí)鐘或者專(zhuān)用高速內存架構），你就必須將布線(xiàn)放置在一層（或若干層）上以得到想要的阻抗。（：EDA設計智匯館）