門(mén)控時(shí)鐘的設計原則時(shí)鐘驅動(dòng)邏輯只包含一個(gè)”與門(mén)”或”或門(mén)”;邏輯門(mén)的輸入有一個(gè)為時(shí)鐘輸入,其他必須滿(mǎn)足相對這個(gè)時(shí)鐘的setup/hold time;5.       如何提高系統運行速度時(shí)鐘周期T>=Tco+Tdelay+Tsetup-Tdp;就是如何減小T,方法就是減小組合邏輯的延時(shí)Tdelay,所以出現了流水線(xiàn)思想,即分割大的邏輯電路為幾個(gè)小的邏輯電路在中間插入flip-flop,消除時(shí)間瓶頸.6.       pld/fpga完整的開(kāi)發(fā)流程設計輸入;2. .邏輯綜合;3功能仿真;4.布局布線(xiàn);5.時(shí)序仿真;6.程序下載7.       fpga的4種常用設計思想及技巧1)      乒乓操作:數據流控制的處理技巧,先通過(guò)輸入選擇邏輯把數據流等時(shí)分配到兩個(gè)數據緩沖塊,再通過(guò)輸出選擇邏輯在以后的緩沖周期輪流從緩沖模塊中讀取數據送到數據流處理模塊中.2)      串并轉換:復雜的可用fsm實(shí)現.3)      流水線(xiàn)思想:組合邏輯分割.4)      數據接口的同步設計:如果為同步時(shí)鐘用同步ram\fifo,若為異步時(shí)鐘用異步fifo.8.       同步邏輯與異步邏輯同步邏輯的時(shí)鐘之間有固定的因果關(guān)系,異步邏輯的時(shí)鐘之間沒(méi)有固定的因果關(guān)系.9.       常用的邏輯電平,ttl與cmos能互連嗎?有0.1v,4.9v,1.0v,3.5v;0.5v,2.7v,0.8v,2.0v等;ttl不能與cmos互連,但是在vcc=5v時(shí),cmos輸出到ttl輸入是可以的.10.   亞穩態(tài)異步時(shí)鐘設計的組合邏輯是出現亞穩態(tài)的主要原因,當信號違反了dff的setup/hold time就會(huì )出現不確定電平邏輯,只要亞穩態(tài)時(shí)間小于時(shí)鐘周期就可用雙reg方法消除.11.moore與mealy  fsm       Moore fsm的輸出只跟當前的狀態(tài)有關(guān),與當前輸入信號無(wú)關(guān);mealy fsm的輸出不但與當前的狀態(tài)有關(guān),還與當前的輸入信號有關(guān). 一、1.CPLDCPLD主要是由可編程邏輯宏單元（LMC，Logic Macro Cell）圍繞中心的可編程互連矩陣單元組成，其中LMC邏輯結構較復雜，并具有復雜的I/O單元互連結構，可由用戶(hù)根據需要生成特定的電路結構，完成一定的功能。
由于 CPLD內部采用固定長(cháng)度的金屬線(xiàn)進(jìn)行各邏輯塊的互連，所以設計的邏輯電路具有時(shí)間可預測性，避免了分段式互連結構時(shí)序不完全預測的缺點(diǎn)。
到90年代，CPLD發(fā)展更為迅速，不僅具有電擦除特性，而且出現了邊緣掃描及在線(xiàn)可編程等**特性。
較常用的有Xilinx公司的EPLD和Altera公司的CPLD。
2. FPGAFPGA通常包含三類(lèi)可編程資源：可編程邏輯功能塊、可編程I/O塊和可編程互連。
可編程邏輯功能塊是實(shí)現用戶(hù)功能的基本單元，它們通常排列成一個(gè)陣列，散布于整個(gè)芯片；可編程I/O塊完成芯片上邏輯與外部封裝腳的接口，常圍繞著(zhù)陣列排列于芯片四周；可編程內部互連包括各種長(cháng)度的連線(xiàn)線(xiàn)段和一些可編程連接開(kāi)關(guān)，它們將各個(gè)可編程邏輯塊或I/O塊連接起來(lái)，構成特定功能的電路。
不同廠(chǎng)家生產(chǎn)的FPGA在可編程邏輯塊的規模，內部互連線(xiàn)的結構和采用的可編程元件上存在較大 的差異。
較常用的有Altera、Xinlinx和Actel公司的FPGA。
FPGA一般用于邏輯仿真。
電路設計工程師設計一個(gè)電路首先要確定線(xiàn)路，然后進(jìn)行軟件模擬及優(yōu)化，以確認所設計電路的功能及性能。
然而隨著(zhù)電路規模的不斷增大，工作頻率的不斷提高，將會(huì )給電路引入許多分布參數的影響，而這些影響用軟件模擬的方法較難反映出來(lái)，所以有必要做硬件仿真。
FPGA就可以實(shí)現硬件仿真以做成模型機。
將軟件模擬后的線(xiàn)路經(jīng)一定處理后下載到FPGA，就可容易地得到一個(gè)模型機，從該模型機，設計者就很直觀(guān)地測試其邏輯功能及性能指標。