39.3 操作原理
  該小段描述sensor接口的操作模式
  CSI設計是為了支持普通的sensor接口時(shí)序以及CCIR656的視頻接口時(shí)序。傳統的CMOS傳感器典型使用SOF,HSYNC(消隱)，和PIXCLK信號
 給Bayer或者YUV輸出。智能CMOS傳感器，一般在片上都有圖像處理，并且通常都支持視頻模式的傳輸，它們使用了內嵌的時(shí)序編碼來(lái)取代了SOF和BLANK信號。
 該時(shí)序編碼依據的標準就是CCIR656.
 39.3.1 門(mén)選通時(shí)鐘模式(Gated Mode)
   VSYNC，HSYNC,以及PIXCLK信號采用的都是門(mén)選時(shí)鐘模式(脈沖門(mén))
 一個(gè)幀通常都開(kāi)始于VSYNC的上升沿_||__,然后HSYNC信號開(kāi)始變高HIGH,并且hold高電平整行數據(line)。并且當HSYNC信號是高電平的時(shí)候，
     pixel clock才是合法的像素時(shí)鐘，Data數據就是每HSYNC高電平期間，每個(gè)pixel clock上升沿讀取的數據才是有效數據。當HSYNC為低電平的時(shí)候
     那么該行就結束了。pixel clock就是不合法了，并且CSI也停止從stream中接收數據。然后等待下一行的HSYNC重復開(kāi)始,最后重復VSYNC進(jìn)入下一幀。
 39.3.2 非門(mén)選通時(shí)鐘模式(non-Gated Mode)
  該模式下，只有VSYNC和pixel clock兩個(gè)信號使用到，HSYNC是被忽略的。
  該模式下，總的時(shí)間是和gated mode一樣的,區別只是在于HSYNC信號。HSYNC是被CSI忽略的，所有的pixel clock時(shí)鐘所表示的數據都是合法的，
 其實(shí)區別就是Gate模式的pixel clock是一直開(kāi)著(zhù)的，而該模式下是和HSYNC同步進(jìn)行了與門(mén)的操作，只保留了有效數據的pixel clock.所以pixel clock
 在非法數據時(shí)候是低電平。